clock pulse câu

• For every clock pulse the BCD output of the IC2 (7490) will advance by one bit.
  Đối với mỗi xung clock, đầu ra BCD của IC2 (7490) sẽ tăng thêm một bit.
• This arrangement is made so that the flip-flop is cleared during a clock pulse only if Q was previously 1.
  Quy trình này được thực hiện để FF bị xóa trong một xung CLK chỉ khi đầu ra trước đó bằng 1.
• In a 48kHz sampled system, the time between each clock pulse should be 20.83333333333 (recurring) microseconds.
  Ở hệ thống lấy mẫu 48kHz, khoảng thời gian giữa hai xung đồng hồ trung bình là 20.83333333333 micro giây.
• The time from the rising edge of a clock pulse to a Data transition must be at least 5 microseconds.
  Thời gian từ sườn lên của một xung Clock tới một thay đổi trạng thái dữ liệu (Dâm transition) ít nhất phải là 5 micro giây.
• Each shift clock pulse causes the VRAM to deliver the next datum, in strict address order, from the shift-register to the video port
  Mỗi xung SCLK làm cho VRAM phân phối bit dữ liệu tiếp theo, theo thứ tự địa chỉ nghiêm ngặt, từ thanh ghi dịch sang cổng video.
• The time from a data transition to the falling edge of a clock pulse must be at least 5 microseconds and no greater than 25 microseconds.
  Thời gian từ thay đổi trạng thái dữ liệu tới sườn xuống của một xung clock ít nhất phải 5 micro giây và không lớn hơn 25 micro giây.
• After each clock pulse, one bit of information is transfer from Master to Slave and vice-versa.
  Bởi vì với mỗi chu kỳ đồng hồ, một bit dữ liệu được truyền theo từng hướng tức là từ Master đến Slave và từ Slave đến Master.
• The host may abort transmission at time before the 11th clock pulse (acknowledge bit) by holding Clock low for at least 100 microseconds.
  Host có thể bỏ việc truyền (abort transmission) ở thời điểm trước xung clock thứ 11 (acknowledge bia bằng cách giữ dây Clock ở mức thấp ít nhất 100 micro giây.
• Thus, when the clock pulse makes a transition from 1 to 0, the locked outputs of the master flip flop are fed through to the inputs of the slave flip-flop making this flip flop edge or pulse-triggered.
  Do đó, khi xung đồng hồ chuyển đổi từ 1 sang 0, các đầu ra bị khóa của flip flop chủ được đưa vào đầu vào của flip-flop làm cho cạnh lật này hoặc kích hoạt xung.
• Thus, when the clock pulse males a transition from 1 to 0, the locked outputs of the master flip flop are fed through to the inputs of the slave flip-flop making this flip flop edge or pulse-triggered.
  Do đó, khi xung đồng hồ chuyển đổi từ 1 sang 0, các đầu ra bị khóa của flip flop chủ được đưa vào đầu vào của flip-flop làm cho cạnh lật này hoặc kích hoạt xung.
• If the host pulls clock low before the first high-to-low clock transition, or after the falling edge of the last clock pulse, the keyboard/mouse does not need to retransmit any data.
  Nếu host kéo clock thấp trước khi biến đổi clock high-to-low đầu tiên, hoặc sau sườn xuống của xung clock cuối cùng, bàn phím/con chuột không cần phải truyền lại bất kỳ dữ liệu nào.
• If the receiving device does not pull the SDA line low before the 9th clock pulse, it can be inferred that the receiving device either did not receive the data or did not know how to parse the message.
  Nếu Slave nhận không kéo đường SDA xuống thấp trước khi xung clock thứ 9, có thể suy ra rằng Slave nhận hoặc không nhận được dữ liệu hoặc không biết làm thế nào để phân tích các message.
• If a transmission is inhibited before the 11th clock pulse, the device must abort the current transmission and prepare to retransmit the current “chunk” of data when host releases Clock.
  Nếu một sự truyền bị cấm trước xung clock thứ 11 thiết bị (device) phải hỏng việc truyền hiện tại và phải sẵn sàng truyền lại (sự truyền) hiện tại "chunk" của dữ liệu khi host giải thoát Clock (releases Clock).
• If a transmission is inhibited before the 11th clock pulse, the device must abort the current transmission and prepare to retransmit the current "chunk" of data when host releases Clock.
  Nếu một sự truyền bị cấm trước xung clock thứ 11 thiết bị (device) phải hỏng việc truyền hiện tại và phải sẵn sàng truyền lại (sự truyền) hiện tại "chunk" của dữ liệu khi host giải thoát Clock (releases Clock).
• Whilst DRAM has an asynchronous interface, meaning that it reacts immediately to changes in its control inputs, SDRAM has a synchronous interface, meaning that it waits for a clock pulse before responding to its control inputs.
  Trong khi DRAM có 1 ghép nối không đồng bộ, tức là nó sẽ phản ứng ngay lập tức với sự thay đổi từ các lối vào điều khiển; thì SDRAM có ghép nối đồng bộ, tức là nó sẽ đợi một xung nhịp trước khi đáp ứng với các tin hiệu vào.